デバイス・コンフィグレーション - サポートセンター

デバイス・コンフィグレーション・サポート・センターにようこそ!

ここではコンフィグレーション・スキームと機能の選択、デザイン、実装に関する情報を提供します。また、システムの起動方法やコンフィグレーション・リンクのデバッグ方法に関するガイドラインもご覧になれます。このページは、コンフィグレーション・システムの一連のデザインフローに従ってカテゴリー分けされています。

ぜひご参照ください。

インテル® Agilex™、インテル® Stratix® 10、インテル® Arria® 10インテル® Cyclone® 10 デバイスについては、以下のページからサポートリソースを入手できます。その他のデバイスについては、次のリンクから検索してください。ドキュメントトレーニング・コースインテル® FPGA クイックビデオインテル® FPGA デザイン例FPGA ナレッジベース

1. デバイス固有コンフィグレーションの詳細

表 1. コンフィグレーション・スキームと機能の概要

デバイスファミリー コンフィグレーション・スキーム コンフィグレーション機能

スキーム

データ幅

最大クロックレート

最大データレート

デザイン・セキュリティー

パーシャル・リコンフィグレーション (2)

リモート・システム・アップデート (英語)

Single Event Upset (SEU)

プロトコル経由コンフィグレーション

インテル® Agilex™

Avalon® ストリーミング

32 ビット

125MHz

4000Mbps

パラレル・フラッシュ・ローダー II IP コア

該当なし

16 ビット

125MHz

2000Mbps

8 ビット

125MHz

1000Mbps

アクティブシリアル (AS)

4 ビット

166(1)MHz

664Mbps

JTAG

1 ビット

30MHz

30Mbps

該当なし

該当なし

インテル® Stratix® 10 デバイス

Avalon®-ST

32 ビット

125MHz

4000Mbps

パラレル・フラッシュ・ローダー II IP コア

該当なし

16 ビット

125MHz

2000Mbps

8 ビット

125MHz

1000Mbps

アクティブシリアル (AS)

4 ビット

125(1)MHz

500Mbps

JTAG

1 ビット

30MHz

30Mbps

該当なし

該当なし

インテル® Arria® 10 FPGA

HPS を介したコンフィグレーション

32 ビット

100MHz

3200Mbps

HPS 経由

該当なし

16 ビット

100MHz

1600Mbps

ファースト・パッシブ・パラレル (FPP)

32 ビット

100MHz

3200Mbps

パラレル・フラッシュ・ローダー IP コア

該当なし

16 ビット

100MHz

1600Mbps

8 ビット

100MHz

800Mbps

アクティブシリアル (AS)

4 ビット

100MHz

400Mbps

(3)

1 ビット

100MHz

100Mbps

パッシブシリアル (PS)

1 ビット

100MHz

100Mbps

(3)

パラレル・フラッシュ・ローダー IP コア

該当なし

JTAG

1 ビット

33MHz

33Mbps

(3)

該当なし

該当なし

インテル® Cyclone® 10 GX FPGA

ファースト・パッシブ・パラレル (FPP)

32 ビット

100MHz

3200Mbps

パラレル・フラッシュ・ローダー IP コア

該当なし

16 ビット

100MHz

1600Mbps

8 ビット

100MHz

800Mbps

アクティブシリアル (AS)

4 ビット

100MHz

400Mbps

(3)

1 ビット

100MHz

100Mbps

パッシブシリアル (PS)

1 ビット

100MHz

100Mbps

(3)

パラレル・フラッシュ・ローダー IP コア

該当なし

JTAG

1 ビット

33MHz

33Mbps

該当なし

(3)

該当なし

該当なし

インテル® Cyclone® 10 LP FPGA

ファースト・パッシブ・パラレル (FPP)

8 ビット

66(4)/100(6)MHz

528(4)/800(6)Mbps

該当なし

該当なし

パラレル・フラッシュ・ローダー IP コア

該当なし

パッシブシリアル (PS)

1 ビット

66(4)/133(5)MHz

66(4)/133(5)Mbps

該当なし

該当なし

パラレル・フラッシュ・ローダー IP コア

該当なし

アクティブシリアル (AS)

1 ビット

40 MHz

40Mbps

該当なし

該当なし

該当なし

JTAG

1 ビット

25MHz

25Mbps

該当なし

該当なし

該当なし

該当なし

  1. OSC_CLK_1 をコンフィグレーション・クロック・ソースとして使用する場合の最大クロックレート。内蔵オシレーターをコンフィグレーション・クロック・ソースとして使用する場合、SmartVID の動作中、またはデバイスがユーザーモードの場合は、最大クロックレートが低下します。
  2. デバイスのコンフィグレーションを完全に行った後で、パーシャル・リコンフィグレーションを行うことができます。詳しくは、パーシャル・リコンフィグレーション・ユーザーガイドを参照してください。
  3. パーシャル・コンフィグレーションは、内部ホストとしてコンフィグレーションされている場合にのみ実行できます。
  4. 内部ロジック用電源電圧、VCCINT = 1.0V。
  5. 内部ロジック用電源電圧、VCCINT = 1.2V。
  6. 内部ロジック用電源電圧、VCCINT = 1.2V。Cyclone 10 LP 1.2V コア電圧デバイスは、10CL006、10CL010、10CL016、10CL025、10CL040 に対してのみ 133MHz DCLK fMAX をサポートします。

2. コンフィグレーション・スキームと IP

コンフィグレーション・ユーザーガイド

インテル® Agilex™ デバイス

インテル® Stratix® 10 デバイス

パーシャル・リコンフィグレーション

パーシャル・リコンフィグレーション・サポート・ページ

インテル® Agilex™ デバイス

インテル® Stratix® 10 デバイス

インテル® Arria® 10 デバイス

インテル® Cyclone®10 GX デバイス

その他のリソース

リモート・システム・アップグレード

インテル® Agilex™ デバイス

インテル® Stratix® 10 デバイス

インテル® Arria® 10 デバイス

インテル® Cyclone® 10 GX デバイス

インテル® Cyclone® 10 LP デバイス

その他のリソース

フラッシュアクセス IP

インテル® Agilex™ デバイス

インテル® Stratix® 10 デバイス

インテル® Arria® 10 デバイス

インテル® Cyclone® 10 GX デバイス

インテル® Cyclone® 10 LP デバイス

4. インテル® Quartus® Prime 開発ソフトウェアのデザインフロー

表 2 - デバイス・コンフィグレーション設定とプログラミング・ファイル生成フロー

1. 全般設定

  • インテル® Quartus® Prime ソフトウェアの [デバイスとピンのオプション] ダイアログの [全般] ページ
  • デバイスのオプションを指定します。これらのオプションは、コンフィグレーション・スキームには依存しません。

2. コンフィグレーションの設定

  • インテル® Quartus® Prime ソフトウェアの [デバイスとピンのオプション] ダイアログボックスにある [コンフィグレーション] ページ
  • デバイス・コンフィグレーション・スキーム、コンフィグレーション・デバイス設定、コンフィグレーション・ピン設定を指定します。

3. プログラミング・ファイルの設定

  • インテル® Quartus® Prime ソフトウェアの [デバイスとピンのオプション] ダイアログボックスにある [プログラミング・ファイル] ページ
  • 生成するプログラミング・ファイル形式を選択します。このページでのプログラミング・ファイルの選択はオプションですが、[プログラミングファイルの変換またはプログラミングファイル・ジェネレーター] を使用して、選択したコンフィグレーション・スキームで使用するプログラミング・ファイルのタイプを変換 / 生成することが推奨されています。

4. その他の高度なオプション機能の設定

  • インテル® Quartus® Prime ソフトウェアの [デバイスとピンのオプション] ダイアログボックスにある [エラー検出 CRC]、[CvP 設定]、[パーシャル・リコンフィグレーション] ページ
  • [エラー検出 CRC] ページ - エラー検出を使用するかどうか、およびチェックするレートを指定します。
  • [CvP 設定] ページ - CvP 設定のタイプを指定します。
  • [パーシャル・リコンフィグレーション] ページ - パーシャル・リコンフィグレーション設定を指定します。

5. コンフィグレーションとプログラミング・ファイルの生成

  • デザインのコンパイルが完了したら、インテル® Quartus® Prime ソフトウェアのツールである [プログラミング・ファイルの変換またはプログラミング・ファイル・ジェネレーター] を使用して、選択したコンフィグレーション・スキームまたはコンフィグレーション機能向けにプログラミング・ファイルのタイプを変換 / 生成します。

デバイスのコンフィグレーション設定およびコンフィグレーションとプログラミング・ファイルの生成に関する情報はどこにありますか?

インテル® Agilex™ デバイス

インテル® Stratix® 10 デバイス

インテル® Arria® 10 デバイス

インテル® Cyclone® 10 GX デバイス

インテル® Cyclone® 10 LP デバイス

5. ボードデザイン

デバイス・コンフィグレーション・デザインのガイドラインに関する情報はどこにありますか?

インテル® Agilex™ デバイス

インテル® Stratix® 10 デバイス

インテル® Arria® 10 デバイス

インテル® Cyclone® 10 GX デバイス

インテル® Cyclone® 10 LP デバイス

コンフィグレーション・ピンの接続ガイドラインの情報はどこで入手できますか?

インテル® Agilex™ デバイス

インテル® Stratix® 10 デバイス

インテル® Arria® 10 デバイス

インテル® Cyclone® 10 GX デバイス

インテル® Cyclone® 10 LP デバイス

コンフィグレーション仕様に関する情報はどこにありますか?

デバイス・データシートのコンフィグレーション仕様では,以下の仕様が指定されています。

  • コンフィグレーション制御ピンのタイミング仕様
  • サポートされる各コンフィグレーション・スキームのタイミング / パフォーマンス仕様
  • コンフィグレーション・ビット・ストリームのサイズ
  • サポートされる各コンフィグレーション・スキームでのコンフィグレーション時間の見積もり

インテル® Agilex™ デバイス

インテル® Stratix® 10 デバイス

インテル® Arria® 10 デバイス

インテル® Cyclone® 10 GX デバイス

インテル® Cyclone® 10 LP デバイス

6. デバッグ

FPGA コンフィグレーション・トラブルシューター

JTAG を使用したインテル® Agilex™ およびインテル® Stratix® 10 FPGA システム・コンソール・デバッグ・ツール

インテル® Stratix® 10 FPGA SDM デバッグ・ツールキットは、コンフィグレーションに関する問題のデバッグを支援します。

  • これは、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v18.1 以降で利用可能です。

インテル® Arria® 10 デバイスのコンフィグレーション不良 / デザイン・セキュリティー / エラー検出の循環冗長性チェック (CRC) をデバッグするためのツールをお探しですか?

  • このコンフィグレーション診断ツールの入手方法については、インテル® 販売担当者にお問い合わせください。

このトラブルシューターまたはフォールトツリー解析を使って、考えられるコンフィグレーションの不具合原因を特定できます。

ナレッジベース・ソリューション

ナレッジベースにアクセスし、直面している問題のキーワードを入力して、ソリューションを探してください。

インテル® がサポートするコンフィグレーション・デバイス

インテル® がサポートするサードパーティー・コンフィグレーション・デバイス

表 3 に、インテル® Quartus® 変換プログラミング・ファイル・ツールと Quartus Programmer バージョン 21.3 プロ・エディションおよび 20.1 スタンダード・エディションでサポートされているサードパーティ・コンフィグレーション・デバイスの基準を示します。

表 3 - インテルがサポートするサードパーティー・コンフィグレーション・デバイス

インテル® FPGA

ベンダー

P/N

バイト・アドレッシング

ダミークロック設定

ASx1 ASx4

永久的なクワッドイネーブルド・フラッシュか?

インテルがテストおよびサポート済みのフラッシュデバイス

インテル® Agilex™

Micron

MT25QU128

3 バイト(1)

該当なし

10(4)

いいえ(6)

MT25QU128ABA8ESF-0SIT

MT25QU256

MT25QU256ABA8E12-1SIT

MT25QU512

MT25QU512ABB8ESF-0SIT

MT25QU01G

MT25QU01GBBB8ESF-0SIT

MT25QU02G

MT25QU02GCBB8E12-0SIT

Macronix

MX25U128(10)

3 バイト(1)

該当なし

6(1)

いいえ(6)

MX25U12835FMI-100

MX25U256(10)

MX25U25645GMI00

MX25U512(10)

MX25U51245GMI00

MX66U512(10)

MX66U51235FXDI-10G

MX66U1G(10)

MX66U1G45GXDI00

MX66U2G(10)

MX66U2G45GXRI00

ISSI

IS25WP512M

3 バイト(1)

該当なし

6(1)

いいえ(6)

IS25WP512M-RHLE

インテル® Stratix® 10

Micron

MT25QU128

3 バイト(1)

該当なし

10(4)

いいえ(6)

MT25QU128ABA8ESF-0SIT

MT25QU256

MT25QU256ABA8E12-1SIT

MT25QU512

MT25QU512ABB8ESF-0SIT

MT25QU01G

MT25QU01GBBB8ESF-0SIT

MT25QU02G

MT25QU02GCBB8E12-0SIT

Macronix

MX25U128(10)

3 バイト(1)

該当なし

6(1)

いいえ(6)

MX25U12835FMI-100

MX25U256(10)

MX25U25645GMI00

MX25U512(10)

MX25U51245GMI00

MX66U512(10)

MX66U51235FXDI-10G

MX66U1G(10)

MX66U1G45GXDI00

MX66U2G(10)

MX66U2G45GXRI00

インテル Arria 10、インテル Cyclone 10 GX

Micron

MT25QU256

4 バイト(4)

10(4)

10(4)

いいえ(6)

MT25QU256ABA8E12-1SIT

MT25QU512

MT25QU512ABB8ESF-0SIT

MT25QU01G

MT25QU01GBBB8ESF-0SIT

MT25QU02G

MT25QU02GCBB8E12-0SIT

Macronix

MX25U256(3)

4 バイト(5)

10(5)

10(5)

はい(6)

MX25U25645GXDI54

MX25U512(3)

MX25U51245GXDI54

MX66U1G(3)

MX66U1G45GXDI54

MX66U2G(3)

MX66U2G45GXRI54

Cyclone® V, Arria® V, Stratix® V

Micron

MT25QL128

3 バイト(1)

12(4)

12(4)

いいえ(6)

MT25QL128ABA8ESF-0SIT

MT25QL256

4 バイト(4)

4(4)

10(4)

いいえ(6)

MT25QL256ABA8ESF-0SIT

MT25QL512

MT25QL512ABB8ESF-0SIT

MT25QL01G

MT25QL01GBBB8ESF-0SIT

MT25QL02G

MT25QL02GCBB8E12-0SIT

Macronix

MX25L128

3 バイト(1)(2)

8(1)

6(1)

いいえ(6)

MX25L12833FMI-10G

MX25L256

MX25L25645GMI-08G

MX25L512

MX25L51245GMI-08G

Cypress

S25FL128

3 バイト(1)(2)

8(1)

7(1)

いいえ(6)

S25FL128SAGMFI000

S25FL256

S25FL256SAGMFI000

S25FL512

S25FL512SAGMFI0I0

Cyclone® 10 LP

Micron

MT25QL128

3 バイト(1)(2)

8(1)

該当なし

いいえ(6)

MT25QL128ABA8ESF-0SIT

MT25QL256

MT25QL256ABA8ESF-0SIT

MT25QL512

MT25QL512ABB8ESF-0SIT

MT25QL01G

MT25QL01GBBB8ESF-0SIT

MT25QL02G

MT25QL02GCBB8E12-0SIT

Macronix

MX25L128

3 バイト(1)(2)

8(1)

該当なし

いいえ(6)

MX25L12833FMI-10G

MX25L256

MX25L25645GMI-08G

MX25L512

MX25L51245GMI-08G

Cypress

S25FL128

3 バイト(1)(2)

8(1)

該当なし

いいえ(6)

S25FL128SAGMFI000

S25FL256

S25FL256SAGMFI000

S25FL512

S25FL512SAGMFI0I0

  1. コンフィグレーション・デバイスのデフォルト設定を使用。
  2. リモート・システム・アップグレードを実行する場合、イメージの開始アドレスは最初の 128Mb 以内に設定する必要があります。
  3. インテル® Arria® 10 およびインテル® Cyclone® 10 GX デバイスは、パーツナンバー MX25U25645GXDI54、MX25U51245GXDI54、MX66U1G45GXDI54、MX66U2G45GXRI54 の Macronix コンフィグレーション・デバイスのみをサポートします。
  4. インテル® Quartus® Programmer は、プログラミング動作中に不揮発性コンフィグレーション・レジスターを設定します。サードパーティーのプログラマーを使用する場合は、ユーザーが手動でレジスターを設定する必要があります。
  5. コンフィグレーション・デバイスはこの値に固定され、ユーザーがこの設定を変更することはできません。
  6. インテル® Quartus® Programmer がクアッドモードを有効にするコマンドを発行します。
  7. これらのコンフィグレーション・デバイスは、レガシーの ASMI パラレル I インテル® FPGA IP コアおよび ASMI パラレル II インテル® FPGA IP コアではサポートされていません。新規デザインの場合は、汎用シリアル・フラッシュ・インタフェース・インテル® FPGA IP コアを参照してください。
  8. AS × 1 - アクティブ・シリアル・コンフィグレーションでは、1 ビットデータ幅がサポートされます
  9. AS x 4 - アクティブ・シリアル・コンフィグレーション・スキームでは、4 ビットデータ幅がサポートされます
  10. インテル® Stratix® 10 およびインテル® Agilex™ デバイスでは、パーツナンバー MX25U25645GXDI54、MX25U51245GXDI54、MX66U1G45GXDI54、MX66U2G45GXRI54 の Macronix コンフィグレーション・デバイスはサポートされません。

デザイン例およびリファレンス・デザイン

デザイン例およびリファレンス・デザイン

Design Store

インテル® Agilex™ デバイス

インテル® Stratix® 10 デバイス

インテル® Arria® 10 デバイス

インテル® Cyclone® 10 GX デバイス

インテル® Cyclone® 10 LP デバイス

トレーニング・コースおよびビデオ

トレーニング・コース

タイトル

タイプ

詳細

インテル® FPGA コンフィグレーションの概要

オンライン

インテル® FPGA のコンフィグレーションおよびコンフィグレーション・デバイスのプログラミングに使用できるコンフィグレーション・スキーム、ソリューション、機能、ツールについて説明します。

インテル® FPGA のコンフィグレーション・スキーム

オンライン

インテル® FPGA のコンフィグレーションに使用できるすべてのコンフィグレーション・スキームの違いについて説明します。

インテル® FPGA 向けのコンフィグレーション・ソリューション

オンライン

インテル® FPGA コンフィグレーション・デバイス、シリアルおよびパラレル・フラッシュ・ローダー、エンベデッド・コンフィグレーション・ソリューションについて説明します

インテル® Stratix® 10 デバイス向けコンフィグレーション

オンライン

インテル® Stratix® 10 デバイスで使用可能な固有のコンフィグレーション機能について説明します

インテル® MAX 10 デバイスでのリモート・システム・アップグレード

オンライン

インテル® MAX® 10 デバイスで RSU をセットアップおよび実行する方法を説明します

インテル® FPGA SoC 向け第 2 ステージ・ブートローダーの作成

オンライン

第 2 ステージ・ブート・ソフトウェアを素早くカスタマイズして生成するためのフローとツールについて説明します。

インテル® Arria® 10 SoC FPGA によるセキュアブート

オンライン

暗号化や署名がなされた第 2 ステージのブートイメージによる、インテル® Arria® 10 SoC FPGA の生成およびプログラミングについて説明します。

インテル® Arria® 10およびインテル® Cyclone® 10 GX デバイスにおけるシングル・イベント・アップセットの緩和

オンライン

独自の SEU 緩和ソリューションのデザインに使用可能なインテル® Arria® 10 およびインテル® Cyclone® 10 GX デバイス・ファミリーの機能について説明します。

インテル® FPGA デバイスにおける SEU 緩和: 階層タグ

オンライン

シングル・イベント・アップセット (SEU) 緩和技術に階層タグという機能を追加することで、センシティビティー・プロセシング・ソリューションを改善する方法について説明します。

インテル® FPGA デバイスにおける SEU 緩和: フォルト・インジェクション

オンライン

フォルト・インジェクション IP コアとフォルト・インジェクション・デバッガー・ソフトウェアによる時間当たりの故障 (FIT) レートの低減について説明します。

汎用シリアル・フラッシュ・インターフェイスの使用

オンライン

汎用シリアル・フラッシュ・インターフェイス・インテル® FPGA IP コアを使用して、シリアル・ペリフェラル・インターフェイス (SPI) タイプのフラッシュ・デバイスをプログラムする方法について説明します

SoC ハードウェアの概要: フラッシュ・コントローラーとインターフェイス・プロトコル

オンライン

Cyclone® V、Arria® V、Arria® 10 SoC に搭載されているハード・プロセッサー・サブシステム (HPS) について説明します。オンライン・トレーニングには、不揮発性ストレージ・コントローラーや各種インターフェイス・プロトコルに関する情報も含まれます。

インテル® FPGA デバイス向けパーシャル・リコンフィグレーション: 導入とプロジェクト・アサインメント

オンライン

パーシャル・リコンフィグレーション・トレーニング、パート 1 / 4。このトレーニング・パートでは、PR 機能および PR デザインの一般的なデザインフローについて紹介します。また、デザイン・パーティションとロジックロック・リージョンのアサインメント、PR デザインを実装するための必須アサインメント、PR 向けデザインのフロアプランでの推奨事項についても説明します。

インテル® FPGA デバイスのパーシャル・リコンフィグレーション: デザイン・ガイドラインとホスト要件

オンライン

パーシャル・リコンフィグレーション・トレーニング、パート 2 / 4。このパートでは、ポート・スーパーセットやフリーズ・ロジックの作成など、PR デザイン作成のガイドラインについて説明します。また、PR の動作を制御するために、デザインのスタティック・リージョンや外部デバイスに追加されるロジックである PR ホストの要件についても説明します。

インテル FPGA デバイス向けのパーシャル・リコンフィグレーション: PR ホスト IP と実装

オンライン

パーシャル・リコンフィグレーション・トレーニング、パート 3 / 4。このパートでは、PR コントローラー IP、リージョン・コントローラー IP、フリーズ・ブリッジ IP など、インテル® Quartus® Prime ソフトウェアに含まれるすべての PR IP について説明します。また、これらの IP を使用して、内部または外部のホストデザインを実装する方法についても説明します。

インテル® FPGA デバイス向けのパーシャル・リコンフィグレーション: 出力ファイルとデモ

オンライン

パーシャル・リコンフィグレーション・トレーニング、パート 4 / 4。トレーニングの最終パートでは、PR プロジェクトにおけるデザインフロー全体について説明します。また、フローから出力されるファイルにも注目します。また、インテル® Arria® 10 GX デベロップメント・キットを使用した完全かつ機能的な PR デザインのデモも含んでいます。

タイトル

詳細

インテル® FPGA 向け Qsys におけるパーシャル・リコンフィグレーション・デザインの実装

この動画では、インテル® FPGA 向け Qsys でパーシャル・リコンフィグレーション・デザインを実装する方法を説明します。

Cyclone® 10 LP FPGA のシステムコンソールを介した EPCQ データのリモート・システム・アップグレードとアップデート

インテル® Cyclone® 10 LP FPGA でリモート・システム・アップグレード機能を実行する方法については、この動画をご覧ください。

Arria® 10 プロトコル経由コンフィグレーション (CvP)

このビデオでは、PCIe プロトコルを使用してインテル® Arria® 10 デバイスを構成する方法を説明します。

1 つの JTAG チェーン内の複数の JTAG デバイス向けに JAM ファイルをカスタマイズする方法、パート 1 (英語)

このビデオでは、マルチデバイス JTAG チェーンを使用して、ボード向けに JAM ファイルをカスタマイズする方法について学びます。

1 つの JTAG チェーン内の複数の JTAG デバイス向けに JAM ファイルをカスタマイズする方法、パート 2 (英語)

このビデオでは、マルチデバイス JTAG チェーンを使用して、ボード向けに JAM ファイルをカスタマイズする方法について学びます。

シリアル・フラッシュ・ローダー IP コアを使用して、JTAG インターフェイス経由でアクティブシリアル (AS) コンフィグレーションを行う方法 (英語)

このビデオでは、通常の JTAG コンフィグレーション以外のコンフィグレーション・スキームについて学びます。また、このビデオではシリアル・フラッシュ・ローダー (SFL) IP コアについても取り上げます。