タイミング・アナライザーは、業界標準の Synopsys® Design Constraints (SDC) フォーマットをサポートする ASIC 対応のスタティック・タイミング・アナライザーです。このページでは、タイミング・アナライザーの詳細を知ることができるリソースへのリンクを提供します。
タイミング・アナライザーの概要については、検証およびボードレベル製品の機能ページにあるタイミング・アナライザーのセクションを参照してください。
ナレッジ・データベースでは、タイミング・アナライザーの既知の問題やテクニカルサポートのソリューションを検索できます。インテル® コミュニティー・フォーラムで、他のインテル® FPGA ユーザーと繋がり、技術的な問題を討論することもできます。
追加のリソースについては、インテル® FPGA サポートリソースページを参照してください。
タイミング・アナライザーのリソース
表 1 に、タイミング・アナライザーに関するドキュメントへのリンクを示します。
表 1.タイミング・アナライザーのドキュメント
タイトル | 詳細 |
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AN775: I/O タイミング情報生成ガイドライン › | このアプリケーション・ノートでは、インテル® Quartus® Prime ソフトウェアを使用して、任意のデバイスの I/O タイミング情報を生成するテクニックを紹介します。 |
(プロ・エディション) |
インテル® Quartus® Prime プロ・エディション・タイミング・アナライザーは、業界標準の制約と分析手法を用いて、デザイン内のすべてのレジスタ間パス、I/O パス、アシンクロナス・リセット・パスのすべてのデータ所要時間、データ到達時間、クロック到達時間をレポートします。 |
(スタンダード・エディション) |
インテル® Quartus® Prime スタンダード・エディション・タイミング・アナライザーは、業界標準の制約と分析手法を用いて、デザイン内のすべてのレジスタ間パス、I/O パス、アシンクロナス・リセット・パスのすべてのデータ所要時間、データ到達時間、クロック到達時間をレポートします。 |
タイミング・アナライザーでのマルチサイクル例外の適用 (PDF) › | このアプリケーションノートでは、タイミング・アナライザーでマルチサイクル例外を適用する方法について詳しく説明します。 |
Quartus Prime タイミング・アナライザー・クックブック (PDF) › | このクックブックでは、さまざまなデザイン例とテンプレートを通して、さまざまなデザイン回路にタイミング制約を適用する方法を示します。 |
タイミング・アナライザー・クイック・スタート・チュートリアル (PDF) › | このチュートリアルでは、タイミング・アナライザーについて簡単に紹介します。 |
SDC およびタイミング・アナライザー API リファレンス・マニュアル (PDF) › | このリファレンス・マニュアルには、タイミング・アナライザーでサポートされているすべての SDC コマンドのリストと、ツールコマンド言語 (Tcl) API の全容が記載されています。 |
AN 471: タイミング・アナライザーを使用したハイパフォーマンス FPGA PLL 分析 (PDF) › | このアプリケーション・ノートでは、タイミング・アナライザーを使用してフェーズロック・ループ (PLL) の分析と制約を行う方法を説明します。 |
Altera タイミング・アナライザーと Xilinx トレース間での等価タイミング分析の実行ホワイトペーパー (PDF) › | このホワイトペーパーでは、Altera のタイミング・アナライザーと Xilinx のトレースとの間で、等価のスタティック・タイミング分析を行う方法を示します。 |
タイミング・アナライザー・クロック・アナライザー › | タイミング分析のための式の導出など、クロック分析に関する詳細な情報を提供します。 |
タイミング・アナライザーの例外 › | タイミング・アナライザー SDC の例外の概要とその優先順位について説明します。 |
タイミング・アナライザーのコレクション › | サポートされているすべてのコレクションを一覧表示します (タイミング・アナライザーのコア部分)。 |
タイミング・アナライザー GUI › | タイミング・アナライザーの GUI とその機能について説明します。 |
表 2 に、タイミング・アナライザーに関するトレーニングやデモのリンクを示します。
表 2.タイミング・アナライザーのトレーニングとデモ
タイトル | 詳細 |
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(オンラインコース) |
Quartus® II ソフトウェアの静的タイミング・アナライザー・ツールを使用して、FPGA またはHardCopy® ASIC のパフォーマンスを検証します。また、タイミング・アナライザーを使用して、タイミング制約 (アサインメント) を作成します。サポートされている SDC を使用し、タイミング・アナライザーのユーザー・インターフェイスやスクリプトファイルからタイミング・レポートを生成します。 これは 1.5 時間のオンラインコースです。 |
(オンラインコース) |
このトレーニングでは、Quartus® II ソフトウェアのタイミング・アナライザーを使用して、シングル・データ・レートのソースシンクロナス・インターフェイスを制約および分析する方法を紹介します。一般的なクロック・システム・インターフェースと比較して、ソースシンクロナス・インターフェイスの利点を学びます。SDC 制約を記述して、シングル・データレート、ソースシンクロナスの入出力を制約できます。また、タイミング・アナライザーを使用して、ソースシンクロナスの出力と入力のタイミングをレポートし、分析する方法も学びます。 これは 1 時間のオンラインコースです。 |
ダブル・データ・レートのソース・シンクロナス・インターフェイスの制約 › (オンラインコース) |
このトレーニングでは、ダブル・データ・レートのインターフェイスと、それを制約するための課題について紹介します。入力と出力の両方の DDR インターフェイスのクロック制約、データ制約、およびタイミング例外について学びます。最後に、タイミング・アナライザーを使って、DDR ソースのシンクロナス・インターフェイスのタイミングを分析する方法を学びます。 これは 30 分のオンラインコースです。 |
Quartus II ソフトウェア・デザイン・シリーズ: 基礎 › (インストラクター主導型コース) |
Quartus II ソフトウェアを使用して、FPGA または CPLD を開発する方法を学びます。新規プロジェクトを作成し、新規または既存のデザインファイルを入力し、ターゲットの FPGA または CPLD にコンパイルし、Quartus II プログラマーを使用してデバイスのコンフィグレーションを行い、デザインがインシステムで動作することを確認します。また、基本的な内部および I/O のタイミング制約を入力し、Quartus II ソフトウェアのタイミング・アナライザーを使用して、これらのタイミング制約についてデザインの分析を行います。 これは 8 時間のインストラクター主導型コースです。 |
Quartus II ソフトウェア・デザイン・シリーズ: タイミング分析 › (インストラクター主導型コース) |
FPGA デザインの検証を可能にする Quartus II ソフトウェアの高度な機能について学びます。FPGA タイミング・パラメーターの理解、SDC ファイルの記述、タイミング・アナライザーでの各種タイミング・レポートの生成、これらの知識の FPGA デザインへの適用など、タイミングに関するデザインの制約と分析の方法を学びます。また、Quartus II ソフトウェア・ツールや EDA シミュレーション・ツールを使用して、FPGA の消費電力を推定します。 これは 8 時間のインストラクター主導型コースです。 |