set_input_delay -clock clk -min 2 [all_inputs] Synopsys* Design Constraints (SDC) フォーマットは、特に複雑なデザインを最大限シンプルに制約するためのシンプルで簡単な方法です。下記の例では、デザイン用にすべてのクロック(ポートおよびピン)、入力 I/O パス、出力 I/O パスを制約する、最もシンプルな SDC ファイルコンテンツを提供しています。下記の SDC ファイルは、任意のデザインのテンプレートとして使用できます。しかし、各デザインには、すべてのクロック、入力ポート、および出力ポートを個別に制約するようカスタマイズした SDC ファイルを含める必要があります。
# クロックポート clk を 10ns 要件で制約する create_clock -period 10 [get_ports clk] # 位相同期回路 (PLL) の出力の作成クロックを自動適用する # このコマンドは、デザイン内に PLL が存在しない場合でも、SDC 内に安全に残すことが可能 derive_pll_clocks # 入力 I/O パスを制約する set_input_delay -clock clk -max 3 [all_inputs] set_input_delay -clock clk -min 2 [all_inputs] # 出力 I/O パスを制約する set_output_delay -clock clk -max 3 [all_inputs]