VHDL: デュアルクロック同期 RAM

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この例では、VHDL で読み込みアドレスと書き込みアドレスを分離した 64ビット x 8ビットのデュアルクロック同期 RAM デザインを説明しています。合成ツールは、HDL コードで RAM のデザインを検出し、デバイス・アーキテクチャーに合わせて、altsyncram メガファンクションまたは altdpram メガファンクションを自動的に推論することができます。

図 1.デュアルクロック同期 RAM トップレベル図

この例で使用しているファイルをダウンロード:

このデザインの使用には、インテルのデザイン例ライセンス契約の条件が適用されます。