投稿者: この例では、Verilog HDL における 2 入力、8ビット加算器 / 減算器のデザインを説明しています。このデザインユニットは、add_sub 入力ポートを用いて、加算操作および減算操作を動的に切り換えます。 図 1.加算器 / 減算器のトップレベル図。 この例で使用しているファイルをダウンロード: addsub_v.zip をダウンロード 加算器 / 減算器の Readme ファイルをダウンロード 表 1.加算器 / 減算器のポートリスト ポート名 タイプ 詳細 data[7:0], datab[7:0] 入力 8ビットデータ入力 add_sub 入力 加算操作と減算操作の動的切り換えを可能にする入力ポート clk 入力 クロック入力 result[8:0] 出力 8ビットデータ出力および桁上げ / 桁下げの最上位ビット (MSB) すべてを表示 表示件数を減らす 関連リンク インテル® Quartus® プライム・ユーザー・ガイドの推奨 HDL コーディング・スタイルの章 › Verilog HDL 例の使用方法› 表 1.加算器 / 減算器のポートリスト 関連リンク