この例では、Verilog HDL における、等間隔のタップを備えた 8ビット幅、64ビット長のシフト・レジスターを説明しています。合成ツールは、ターゲット・デバイスのアーキテクチャーに応じて、シフト・レジスターのグループを検出し、altshift_taps メガファンクションを推論します。
この例では、Verilog HDL における、等間隔のタップを備えた 8ビット幅、64ビット長のシフト・レジスターを説明しています。合成ツールは、ターゲット・デバイスのアーキテクチャーに応じて、シフト・レジスターのグループを検出し、altshift_taps メガファンクションを推論します。