概要
単一ポート・トリプルスピード・イーサネット・オンボード PHY チップ・データパスのリファレンス・デザインでは、インテル® FPGA 内でイーサネットベースの独自デザインを実装する、シンプルで迅速な方法を提供します。また、このリファレンス・デザインでは、ループバック・イーサネット・ケーブルまたは Gbps イーサネット・スイッチを流れる、リアルタイムのネットワーク・トラフィックを監視します。また、このデザインでは、Intel University of New Hampshire (UNH) 検証済みのトリプルスピード・イーサネット機能および標準商用市販イーサネット PHY デバイスが、ご利用のイーサネットベース・システム運用の検証に役立ちます。このデザインを活用して、低リスク、最小限の労力で、独自のイーサネット・システムを構築できます。
このリファレンス・デザインは、オンボードの Marvell 88E1111 PHY チップ対応 Stratix® IV GX または Arria® II GX FPGA にある、トリプルスピード・イーサネット MegaCore® 機能のインスタンスの 1 つを使用した、インテル® Qsys で構築されています。このリファレンス・デザインでは、トリプルスピード・イーサネット MegaCore® 機能の運用パフォーマンスで、ループバック・ハードウェア・コンフィグレーションにおける最大ワイヤースピードを示します。
機能
- 必要最小限のハードウェアで完全なテスト。
- トリプルスピード・イーサネット知的財産権 (IP) コアのインスタンスを 1 つ実装し、以下モードでの 10/100/1000メガビット毎秒 (Mbps) イーサネット運用をサポート。
- Arria® II GX デザインの RGMII モード
- Stratix® IV GX デザインのオートネゴシエーション対応 SGMII モード
- パケットのナンバー、パケット長、ソースおよびデスティネーションのメディア・アクセス・コントロール (MAC) アドレス、ならびにペイロードデータ・タイプなど、プログラマブル・テスト・パラメーターをサポート。
- 順次ランダムバーストでのテストをサポートし、これにより、パケット数、ペイロードデータ・タイプ、ペイロードサイズ向けに各バーストのコンフィグレーションが可能。疑似ランダム・バイナリー・シーケンス (PRBS) ジェネレーターが、固定増分値またはランダム・シーケンスで、ペイロードデータ・タイプを生成。
- 内部ループバック・パスを介したイーサネット・パケットのトランスミッションと受信を、エラーのない最大理論データレートで実現。
- スループット統計の収集サポートを含む。
- システム・コンソール・ユーザー・インターフェイスをサポート。この Tcl ベースのユーザー・インターフェイスにより、リファレンス・デザインを動的に構成、デバッグ、テストできます。
実証済みのインテル® テクノロジー
- Stratix® IV GX FPGA
- Arria® II GX FPGA
- トリプルスピード・イーサネット MegaCore® 機能
- プラットフォーム・デザイナー
- Avalon® システム・インターコネクト・ファブリック