トリプル・スピード・イーサネットのデザイン例

お勧めの用途:

  • デバイス: Stratix® IV

  • デバイス: Cyclone® III

  • Quartus®: バージョン 13.0~バージョン 14.1

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このデザイン例は、ハードウェアおよびソフトウェア両方で構成されています。ハードウェア部分は Nios® II/f コアで構成されており、リセットベクトルはフラッシュメモリーに、例外ベクトルは DDR3 メモリーに向けられています。また、ハードウェアシステムは、トリプル・スピード・イーサネット MAC、および TX と RX の両方に対応する scatter-gather ダイレクト・メモリー・アクセス・コア (PDF) で構成されています。

トリプル・スピード・イーサネット・デザインを使用して、トリプル・スピード・イーサネット・メディア・アクセス・コントロール (MAC) を評価したり、これを独自のイーサネット・システム・デザインの出発点として利用したりできます。このデザインは、以下のインテル® FPGA 開発キットをサポートしています。

ハードウェアのデザイン仕様

  • Nios II/f コアと JTAG デバッグモジュール
  • DDR3 SDRAM コントローラー
  • 共通フラッシュ インターフェース (CFI) フラッシュメモリー・インターフェイス
  • トリプル・スピード・イーサネット MAC
  • JTAG UART
  • システムタイマー
  • 高解像度タイマー
  • パフォーマンス・カウンター
  • LED パラレル I/O (PIO)
  • プッシュボタン PIO
  • システム ID ペリフェラル
  • TX/RX SGDMA
  • オンチップメモリー

このデザイン例を使用

このデザインの使用には、インテル® デザイン例ライセンス契約の条件が適用されます。

使用するキットに適した zip ファイルを以下からダウンロードしてください。

Stratix IV:

Cyclone III:

注: Cyclone III デバイスファミリーは、ACDS バージョン 14.0 以降ではサポートされていません。