MAX® II および MAX® CPLD デザイン例

表 1 から 5 に示す例は、Quartus® II または MAX+PLUS® II ソフトウェアを使用する MAX® II および MAX® 低消費電力 CPLD ファミリーの各種機能を示しています。各種デザイン入力方法について詳しくは、Quartus® II または MAX+PLUS® II ソフトウェアのヘルプファイルを参照してください。

これらのデザイン例はインテル® FPGA デバイスのみを対象としたものです。デザイン例は、現状の状態のまま提供するものであり、いかなる保証もありません。

表 1 から 3 のデザイン例には以下が含まれています:

• Verilog で記述されたソースコード
• Verilog で記述されたテストベンチ
• MDN B2 または MDN B3 デモンストレーション・ボード用の Quartus® II Web Edition ソフトウェア・バージョン 6.0 プロジェクト・ファイル およびプログラムファイル (Quartus® II ソフトウェア・バージョン 7.2 を使用したデザインコンパイルからのロジックエレメント (LE) および I/O リソースを示しています。表 1 から 3)
• テストベンチ、波形画像ファイルを含む ModelSim* 6.1d Web Edition ソフトウェア・プロジェクト・ファイル
  • 大規模なシミュレーション用のシミュレーション・ファイルは含まれていません。
• ドキュメント

その他の例は、MAX® II リファレンス・デザインのページで利用可能です。

表 5 の MAX® II および MAX® CPLD デザイン例は、機能別にグループ化されています。デザイン例を表示するには、デザイン入力方法をクリックしてください。