イーサネット
インターフェイス・プロトコルは、システム設計において、チップ間、ボード間、ボックス間の接続を可能にします。インテルとインテルのパートナーのプロトコル・知的財産 (IP) ソリューションは、広範囲のアプリケーションのニーズを満たし、FPGA および ASIC デバイスに内蔵されたトランシーバーを活用します。インターフェイス・プロトコル・ソリューションは、ライセンス可能な IP コアやリファレンス・デザインのほか、無料のメガファンクションやデザイン例として提供されます。
統合トランシーバーとそれをサポートするインターフェイス・プロトコル・ソリューションについての詳細は、トランシーバー・プルトコル・セクションにアクセスします。
デザイン例 |
対象デバイス |
サポート対象の開発キット |
Qsys 準拠 |
Quartus® II バージョン |
|---|---|---|---|---|
Cyclone® II、Cyclone® III、Cyclone® III LS、Cyclone® IV GX、Stratix® II、Stratix® GX、Stratix® III、Stratix® IV、Arria® GX、Arria® II GX |
Stratix® IV GX FPGA 開発キット、Arria® II GXFPGA 開発キット |
- |
10.1 |
|
Stratix® IV GX |
Stratix® IV GX FPGA 開発キット |
✓ |
12.1 |
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Cyclone® III、Stratix® IV GX |
Nios® II エンベデッド評価キット (NEEK)、Cyclone® III エディション、エンベデッド・システム開発キット、Cyclone® III エディション、Stratix® IV GX FPGA 開発キット、CV GT FPGA 開発キット |
✓ |
12.0 |
|
Cyclone® III |
エンベデッド・システム開発キット、Cyclone® III エディション、Stratix® IV GX FPGA 開発キット |
- |
13.1 |
|
Cyclone® III |
Nios® II エンベデッド評価キット (NEEK)、Cyclone® III エディション |
- |
10.1 |
|
Stratix® IV GX |
- |
- |
9.1 SP1 |
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TSE: ALTLVDSをトランシーバーとする TSE のリセットシーケンスの実装 |
Stratix® IV GX |
- |
- |
9.1 SP1 |
Stratix® IV GX、Arria® II GX |
- |
- |
9.1 SP1 |