デザインサマリー
このデザインでは、ALTGX または ALTLVDS をトリプル・スピード・イーサネット (TSE) MegaCore ファンクション・インスタンスとは別にインスタンス化する方法を示します。
このデザインでは、GXB や LVDS I/O を選択せずに TSE MegaCore をインスタンス化します。ALTGX または ALTLVDS は、図 1 に示すように、個別にインスタンス化され、10 ビットのインターフェース (TBI) を介して TSE 物理コーディング・サブレイヤー (PCS) とのインターフェースを構成します。
この例で使用されているファイルをダウンロード:
このデザインの使用には、インテル® デザイン例ライセンス契約の条件が適用されます。
ダウンロードに含まれるファイルは以下の通りです。
- s4gx_tse_lvds.qar - ALTLVDS を使用する TSE デザインのアーカイブ
- s4gx_tse_gxb.qar - ALTGX を使用する TSE デザインのアーカイブ
以下の設定を使って ALTGX を構成します。
- [全般] タブで、プロトコルを [基本] に設定します
- [全般] タブで、チャネル幅を 10 に設定します
- [全般] タブで、データレートを 1.25Gbps に、入力クロック周波数を 125MHz にそれぞれ設定します
注: ALTGX_RECONFIG ブロックを Stratix® IV GX と Arria® II GX デバイス向けにインスタンス化します。
TSE から ALTGX へのインターフェイスでは、以下の信号を接続します。
- tbi_rx_clk (TSE) から rx_clkout (ALTGX)
- tbi_rx_d[9..0] (TSE) から rx_dataout[9..0] (ALTGX)
- tbi_tx_clk (TSE) から tx_clkout (ALTGX)
- tbi_tx_d[9..0] (TSE) から tx_datain[9..0] (ALTGX)
以下の設定を使って ALTLVDS RX を構成します。
- [全般] タブで、動的位相調整 (DPA) モードを有効にします
- [全般] タブで、デシリアライザー係数を 10 に設定します
- [フリークエンシー/PLL] 設定タブで、データレートを 1.25Gbps、入力クロック周波数を 125MHz に設定します
- [DPA 設定 1] タブで、「rx_divfwdclk」出力ポートをチェックし、DPA FIFO オプションをバイパスします
TSE から ALTLVDS へのインターフェイスでは、以下の信号を接続します。
- tbi_rx_clk (TSE) から rx_divfwdclk (ALTLVDS)
- tbi_rx_d[0..9] (TSE) から rx_out[9..0] (ALTLVDS)
- tbi_tx_clk (TSE) から 125MHz システムクロック
- tbi_tx_d[0..9] (TSE) から tx_in[9..0] (ALTLVDS)
注: TSE TBI データバスと LVDS データバスの接続は、逆の順序で行います。
注: ALTGX と ALTLVDS のリセットシーケンスについては、デバイス・ハンドブックを参照してください。