ブリッジによる Nios® II のハイ・パフォーマンス例

author-image

投稿者:

Nios II のハイ・パフォーマンス例では、デザインにブリッジを使用して、システムのトポロジーを制御する方法を示します。システムのトポロジーを制御することで、デザインの fMAX を向上させることができます。

このデザイン例は、Nios II エンベデッド・デザイン・スイート (EDS) で提供されたフル機能のデザインに基づいており、機能を犠牲にすることなく高速なクロック周波数で実行できるように拡張されています。浮動小数点演算ハードウェアがデザインに追加され、単一精度の浮動小数点演算を加速しています。

ハイ・パフォーマンス、フル機能の ZIP (699 KB)

このデザインの使用には、インテル® デザイン例ライセンス契約の条件が適用されます。

デザインの仕様

  • Nios IIコア (浮動小数点演算ハードウェア搭載)
  • JTAG デバッグモジュール (レベル 1)
  • オンチップ密結合データ・メモリー (8KB)
  • オンチップ密結合インストラクション・メモリー (4KB)
  • DDR SDRAM コントローラー (32MB)
  • SSRAM コントローラー (2MB)
  • CFI フラッシュメモリー・インターフェイス (16MB)
  • DMA コントローラー
  • EPCSコントローラー (ブートローダー)
  • JTAG UART
  • UART (RS-232)
  • 2 つのタイマー
  • イーサネット・インターフェイス
  • LED パラレル I/O (PIO)
  • 7 セグメントのディスプレイ PIO
  • プッシュボタン PIO
  • LCD ディスプレイ・インターフェイス
  • パフォーマンス・カウンター
  • システム ID ペリフェラル

図 1.ブリッジによる Nios II のハイ・パフォーマンス例。

注:

  1. TCIM =密結合命令ホスト
  2. TCDM = 密結合データ・ホスト
  3. RM = 読み込みホスト
  4. WM = 書き込みホスト

性能

Nios II デベロップメント・キット Stratix® II RoHS エディション

  • 150MHz クロック周波数
  • 167 MIPS* (*Dhrystones 2.1 ベンチマーク) で .text、.rodata、.rwdata を SSRAM とヒープに、スタックを密結合データ・メモリーに配置

Nios II デベロップメント・キット Cyclone® II エディション

  • 100-MHz クロック・周波数
  • 107 MIPS* (*Dhrystones 2.1 ベンチマーク) で .text、.rodata、.rwdata を SSRAM とヒープに、スタックを密結合データ・メモリーに配置