概要
巡回冗長検査 (CRC) アルゴリズムは、トランスミッションのデータ破損を検出し、単純なチェックサムよりも高い割合でエラーを検出します。CRC計算は、反復アルゴリズムで構成され、XOR およびソフトウェアよりもハードウェアでより速くエグゼキュートするシフト演算を含みます。このデザインでは、CRC-32 標準を使用しています。これは、Nios® II エンベデッド・プロセッサーと共にカスタム・コンポーネントとして実装されています。このデザインでは、5Gbps を超えるスループットを実現し、機能をハードウェアで実行することにより達成できるレベルのパフォーマンス向上を示します。
機能
- 1 ～ 128 ビット間の CRC アルゴリズムをサポート
- CRC コンポーネントのスループットは、MHz あたり 32 ビット
- 8、16、24、および 32 ビットのデータパス
- ソフトウェアのみの実装よりも最大 2000 倍のスピード向上
- 0 サイクル書き込みレイテンシーおよび 1 サイクル読み取りレイテンシーの低レイテンシー・パフォーマンス
- Stratix® II および Cyclone® II FPGA を対象とした 2 つの例
ブロック図
図 1 は、Avalon® CRC コンポーネントのブロック図を示しています。
注:
- データパス = crc_width
このデザイン例を使用
CRC デザイン例 (.zip ファイル) をダウンロード
このデザインの使用には、インテル® デザイン例ライセンス契約の条件が適用されます。
.zip ファイルには、例を再現するのに必要なすべてのハードウェアおよびソフトウェアのファイル、ならびに readme.txt ファイルが含まれます。readme.txt ファイルには、デザインを再構築するための手順が含まれています。