このデザイン例では、メモリー内のデータバッファーのチェックサムの計算に、ハードウェア・アクセラレーターによるチェックサム・コンポーネントを使用しています。チェックサム・アクセラレーターは、3 つのサブコンポーネントで構成されています。
- チェックサム・カリキュレーター
- リードホスト
- チェックサム・コントローラー
図 1: チェックサム・アクセラレーターのブロック図
すべてのコンポーネントに搭載されている Avalon® インターフェイスを相互に接続して、チェックサム・アクセラレーターを構成できます。任意のコンポーネントを、同等の機能を持つ別のコンポーネントに置き換えることができます。例えば、コントローラー・コンポーネントを、単独で動作するステートマシンに置き換えることができます。
この例では、コントローラは Nios II プロセッサーに接続されています。このプロセッサーは、メモリーバッファーのベースアドレスとデータ長をコントローラー・コンポーネントに伝達します。リードホストはこの情報を受け取ると、継続的にメモリーからデータを読み込み、チェックサム・カリキュレーターに渡してチェックサム操作を行います。
すべてのデータに対するチェックサム計算が完了すると、カリキュレーターは有効な信号をチェックサムの結果とともにコントローラーに送信します。次に、コントローラーはステータスレジスターに DONE ビットをセットし、割り込み信号もアサートします。DONE ビットと割り込み信号がアサートされている場合にのみ、コントローラーから結果を読み取る必要があります。
このアクセラレーター・コンポーネントは、32 ビットと 64 ビットの両方のデータチェックサム計算に対応しています。ソフトウェア・チェックサムに対するハードウェア・アクセラレーションによるチェックサム実装の高速化は、32 ビットデータで最大 30 倍、64 ビットデータで最大 60 倍となります。
このデザイン例は、Nios II Embedded Evaluation Kit (NEEK)、Cyclone III Edition で使用することを目指しています。
ハードウェアのデザイン仕様
デザインには以下のコンポーネントが含まれます。
- Nios II プロセッサー (Nios II/f 高速コア)
- DDR SDRAM ハイパフォーマンス・コントローラー
- Avalon メモリーマップド・パイプライン・ブリッジ
- パフォーマンス・カウンター
- インターバル・タイマー
- プッシュボタン・パラレル I/O (PIO)
- LED PIO
- JTAG-UART
- システム識別 (ID) ペリフェラル
- チェックサム・コントローラー
- チェックサム・カリキュレーター
- リードホスト
このデザイン例を使用
この例を実行するには、altera_avalon_checksum_de.zip をダウンロードして、ハードドライブに解凍します。次に、.zip ファイル内にある readme.doc の指示に従います。
このデザインの使用には、インテル® デザイン例ライセンス契約の条件が適用されます。