記事 ID: 000099552 コンテンツタイプ: トラブルシューティング 最終改訂日: 2024/08/21

FEC を有効にした PAM4 デザイン向けの F タイル・イーサネット・FPGA・ハード IP バリアントのリセット・テスト中に、修正不可能な FEC エラーまたは「o_rx_pcs_ready」信号が low になるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

一部の光モジュールを使用すると、FEC が有効になっている PAM4 リンクの F タイル・イーサネット・インテル FPGA Hard IP・バリアントのリセット・テスト中に、修正不可能な FEC エラーまたは「o_rx_pcs_ready」信号 Low が発生する場合があります。

解決方法

この問題の回避策は、モジュールのリンク セトリング タイムを把握し、リンクをチェックするまでの遅延を増やすことです。リンクを回復するには、もう一度リセットを発行する必要がある場合があります。

関連製品

本記事の適用対象: 1 製品

インテル® Agilex™ FPGA & SoC FPGA

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