記事 ID: 000099391 コンテンツタイプ: エラッタ 最終改訂日: 2025/06/13

MACsec FPGA IP システムのサンプルデザインで使用すると、F タイル・イーサネット FPGA ハード IP を使用したシミュレーションでリンクアップ・エラーが発生するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.1 および 24.2 の問題により、F タイル・イーサネット FPGA ハード IP にリンクアップ・エラーが表示され、トランスミッターのリセットが確認応答され、トランスミッター・レーンの安定性に障害が発生します。

この問題は、MACsec FPGA IP システムのサンプルデザインのようにカスタムメイドのデザインで見られます。

解決方法

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 24.3 で修正されています。

関連製品

本記事の適用対象: 1 製品

インテル® Agilex™ FPGA & SoC FPGA

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