記事 ID: 000099280 コンテンツタイプ: トラブルシューティング 最終改訂日: 2024/08/12

F タイル Serial Lite IV FPGA IP RX 単方向デザインrx_pcs_readyアサートできないのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 24.2 の問題により、それぞれの TX チャネルが使用されていないシナリオで、PMA データレートが 25Gbps を超える RX シンプレックス・モードの F タイル Serial Lite IV FPGA IP の場合、RX リンクアップのエラーが発生します。

  • rx_block_lock: 1'b0
  • rx_pcs_ready: 1'b0

解決方法

この問題を回避するには、次の 2 つの方法を使用できます。

  1. 同じチャネルに、TX シンプレックス・モードの冗長 F タイル Serial Lite IV FPGA IP を配置します。
  2. F タイル Serial Lite IV FPGA IP をデュプレックスモードに変更します。

上記の問題を解決する予定はありません。

関連製品

本記事の適用対象: 1 製品

インテル® Agilex™ FPGA & SoC FPGA

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