クリティカルな問題
Quartus® Prime 23.3 (23.2 以前) より前のバージョンでは、RTL ビューアーはモジュール間の接続のレジスター転送レベル (RTL) をグラフィカルに表示する方法を提供しています。23.3 リリース以降、インテル®は Quartus® Prime 開発ソフトウェアの大きな変更としてデザイン・ネットリスト・インフラストラクチャー (DNI) を導入しました。この変更の一環として、分析と精緻化の段階は、一連のチェックポイント、つまり、精緻化、インストルメント化、制約、およびスイープで構成されます。
この問題は、スイープ チェックポイントで RTL アナライザーを開いた場合にのみ発生します。RTL アナライザーを他のモード (エラボレート、インストルメント化、または制約付き) で開くと、ポートが接続されます。
システム PLL がタイル内にあるため、F タイル・リファレンスとシステム PLL クロックのFPGA IP の出力ポートで out_systempll_clk が接続されていません。したがって、ソース ポートとシンク ポートはタイルの内側にあり、ユーザーには表示されません。したがって、このポートに対して行われるすべての接続は、ロジック 0 に関連付けられます。
out_refclk_fgtポートの場合、この接続はサポートロジック生成ステージを介して処理され、それに応じてタイルへの接続を実行するためのネットが生成されます。同様に、out_refclk_fgt ポートの接続はすでにタイルに対して行われているため、このポートに対して行われた接続はすべてロジック 0 に関連付けられます。
例として、F タイル JESD204C FPGA IP デザイン例では、systemclk_f インスタンスの出力ポート ext_net_in_refclk_fgt_<port_num>_load_out が、RTL アナライザーのスイープモードで表示したときに、jesd204c_f_ed_rx_tx_auto_tiles インスタンスの入力ポート ext_net_in_refclk_fgt_6_load_in に接続されています。
参考：
2.1.1.4. F タイルリファレンスとシステム PLL クロック IP
4.2.1. IP デザインのリファレンスおよびシステム PLL クロック
Quartus® Prime プロ・エディション・ユーザーガイド: デザインのコンパイル
1.3. ネットリスト・インフラストラクチャーのデザイン
注: デフォルトでは、計測および制約付きチェックポイントは無効になっていますが、RTL 分析デバッグ モードを有効にすることで有効にできます。
接続を表示するには、RTL アナライザーを開くときに、エラボレート、インストルメント化、または制約付きチェックポイントを使用できます。精巧で制約されたビューは、RTL ファイルで確立された接続を確認するためのものです。スイープビューには、デザインに関連する接続のみが表示されます。使用されていない接続や定数でスタックしている接続は、スイープビューで削除されます。各チェックポイントの詳細については、Quartus® Prime プロ・エディション・ユーザーガイド: デザインのコンパイル を参照してください。
デザイン・ネットリストがサポートロジック生成によって処理された後、これらの接続はタイル内に完全に実装されるか、タイルポートを使用して実装されます。したがって、F タイル・リファレンスおよびシステム PLL クロック・FPGA IP に接続されているモジュール内のポートの接続欠落を気にする必要はありません。