F タイル DisplayPort FPGA IP デザイン例を使用する際、シミュレーションが失敗するのはなぜですか?

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.1 の問題により、F タイル DisplayPort FPGA IP デザイン例のシミュレーションは 24 時間以上実行され、「シミュレーションがハングしました」というメッセージで失敗するまで失敗します。

この問題を回避するには、 シミュレーション/rtl/tx_phy/dp_gxb_tx/agi_dp_tx_reconfig.sv を以下の太字のように変更します。

FSM_SRC_OUT_RESET9:
始める
dp_sip_tx_NIOS_pause_request <= {MAX_LANE_COUNT{1'b0}};
if (!dp_sip_tx_NIOS_pause_grant_sync)
fsm_state <= FSM_END;
終わり

FSM_END:
始める
if (!(|dp_sip_tx_reset_control_ack_sync))
始める
dp_sip_tx_reset_control_select <= {MAX_LANE_COUNT{1'b0}};
fsm_state <= FSM_IDLE;
終わり
終わり

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 24.2 で修正されています。