F タイル・リファレンスおよびシステム PLL クロック IP out_coreclk_#i ポートを Agilex™ 7™ FPGA デバイスの IOPLL FPGA IP リファレンス・クロック入力に接続する方法は?

F タイル・リファレンスおよびシステム PLL クロック IP out_coreclk_#i ポートから IOPLL FPGA Agilex™ 7 FPGA デバイスの IP リファレンス・クロック入力への専用接続はありません。

F タイル・リファレンスおよびシステム PLL クロック IP out_coreclk_#i ポートを IOPLL FPGA IP リファレンス・クロック入力に直接接続すると、このようなエラーメッセージが表示されることがあります。

エラー (14566): 既存の制約 (1 HSSI_PLDADAPT_RX) との競合のため、フィッターは周辺コンポーネントを 1 つ配置できません。サブメッセージに記述されているエラーを修正してから、フィッターを再実行します。インテル FPGA ナレッジ・データベースには、この周辺配置の失敗を解決する方法に関する情報が記載された記事も掲載されています。エラー (175020): このタイプのロジックに有効な位置が領域内にないため、フィッターは制約されている領域 (11, 65) から (11, 67) に論理HSSI_PLDADAPT_RXを配置できません。

Info(14596): 障害が発生したコンポーネントに関する情報:

Info(175028): HSSI_PLDADAPT_RX名: FTL_auto_tiles|z1577b_x5_y0_n0|hdpldadapt_rx_chnl_21

...

F タイル・リファレンスおよびシステム PLL クロック IP out_coreclk_#i ポートを IOPLL FPGA IP リファレンス・クロック入力に接続するには、次の手順を実行します。

1. F タイル・リファレンスとシステム PLL クロック IP out_coreclk_#i 信号を rtl で 2 分周します。
2. rtl 分周された out_coreclk_#i 信号をクロック制御FPGA IP バッファーに接続します
3. クロック制御FPGA IP バッファーの出力を IOPLL FPGA IP 基準クロック入力に接続します。

次の例では、F タイル・リファレンスおよびシステム PLL クロック IP のout_coreclk_2を IOPLL FPGA IP リファレンス・クロックに接続します。

ref_sys_pll_clk_i0 : コンポーネントref_sys_pll_clk

ポートマップ (

out_systempll_synthlock_0 = > out_systempll_synthlock_0、

out_systempll_clk_0 = > out_systempll_clk_0、

out_refclk_fgt_2 = > out_refclk_fgt_2、

in_refclk_fgt_2 = > in_refclk_fgt_2、

out_coreclk_2 => out_coreclk_2);

プロセス(out_coreclk_2)

始める

rising_edge(out_coreclk_2)の場合、

out_coreclk_2_2<=out_coreclk_2_2ではない。

終了する場合 ;

プロセスを終了します。

clkctrl_i0 : コンポーネント clkctrl

ポートマップ (

inclk => out_coreclk_2_2、

clock_div1x => clkctrl_outclk);

iopll_i0 : コンポーネント iopll

ポートマップ (

refclk => clkctrl_outclk、

ロック=>オープン、

rst => ninit_done(0),

outclk_0 => iopll_outclk_0);