GTS トランシーバー PHY ユーザーガイドのシミュレーション・セクションに記載されているものと比較して、Agilex™™ 5 GTS PMA/FEC ダイレクト PHY FPGA IP デザイン例のシミュレーションで予期しない動作が発生するのはなぜですか?

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.1 の問題により、シミュレーションでソフト・リセット・コントローラー (SRC) 周波数を 10GHz に設定すると、GTS PMA/FEC DIRECT PHY FPGA IP の tx_pll_locked、 rx_is_lockedtoref、 rx_is_lockedtodata、 tx_reset_ack、 rx_reset_ack、 tx_ready、 rx_ready 信号に特定の遅延や予期しない動作が見られる場合があります。失われた CDR ロックの自動回復も影響を受けます。

シミュレーション・スクリプトを変更して、以下の太字表記の「+define+SIM_125MHz」を追加します。

i. VCS - run_vcs.shを変更します。

#VCS

USER_DEFINED_ELAB_OPTIONS="-full64 +v2k -hsopt=gates +systemverilogext+.sv -sverilog -lca +lint=TFIPC-L +lint=PCWM -wreal res_def -xlrm coerce_nettype -timescale=1ps/1fs +vcs+vcdpluson +vpddrivers +define+TIMESCALE_EN +define+RTLSIM +define+SSM_SEQUENCE +define+QUARTUS +define+PFEDV_ONLY_MODEL_MACRO_DIS +define+SIM_125MHz +define+IP7521SERDES_UX_SIMSPEED +error+1000 +define+__SRC_TEST__ -debug_access+r+driver+f -debug_region+encrypt +rad -l vcs.log "

#Verdi

USER_DEFINED_ELAB_OPTIONS="-full64 +v2k -hsopt=gates +systemverilogext+.sv -sverilog -kdb -lca +lint=TFIPC-L +lint=PCWM -wreal res_def -xlrm coerce_nettype -timescale=1ps/1fs +vcs+vcdpluson +vpddrivers +define+TIMESCALE_EN +define+RTLSIM +define+SSM_SEQUENCE +define+QUARTUS +define+PFEDV_ONLY_MODEL_MACRO_DIS +define+SIM_125MHz +define+IP7521SERDES_UX_SIMSPEED +error+1000 +define+__SRC_TEST__ -debug_access+all -debug_access+r+driver+f -debug_region+encrypt +rad -l vcs.log "

ii. VCSMX - run_vcsmx.shを変更します。

#VCS

USER_DEFINED_ELAB_OPTIONS="+vcs+vcdpluson -debug_access -debug_region+encrypt "

#Verdi

USER_DEFINED_ELAB_OPTIONS="+vcs+vcdpluson -debug_access+all -debug_access -debug_region+encrypt"

USER_DEFINED_VERILOG_COMPILE_OPTIONS="+define+TOP_LEVEL_ENTITY_INSTANCE_PATH=top_tst.top -timescale=1ps/1fs +define+SIM_125MHz +define+IP7521SERDES_UX_SIMSPEED"

Xcelium - run_xcelium.shを変更する:

USER_DEFINED_VERILOG_COMPILE_OPTIONS="+定義+TOP_LEVEL_ENTITY_INSTANCE_PATH=top_tst.top +定義+IP7581SERDES_UXS2T1R1PGD_PIPE_SPEC_FORCE +定義+IP7581SERDES_UXS2T1R1PGD_PIPE_SIMULATION +定義+IP7581SERDES_UXS2T1R1PGD_PIPE_FAST_SIM +定義+IP7581SERDES_UX_SIMSPEED +定義+SIM_125MHz +定義+IP7521SERDES_UX_SIMSPEED"

iv. Questasim - run_vsim.tcl を変更する:

「top_tst」TOP_LEVEL_NAME設定

set USER_DEFINED_COMPILE_OPTIONS "+define+QUARTUS\ +define+PFEDV_ONLY_MODEL_MACRO_DIS\ +define+TIMESCALE_EN\ +define+RTLSIM\ +define+SSM_SEQUENCE\ +define+SIM_125MHz\ +define+IP7521SERDES_UX_SIMSPEED\ +define+__SRC_TEST__\ +incdir+./libraries"

この問題は、Quartus® Prime Pro ソフトウェアの将来のバージョンで修正される予定です。