記事 ID: 000098931 コンテンツタイプ: トラブルシューティング 最終改訂日: 2025/10/06

Avalon®-ST パケット生成 / チェックのデザイン例を実行すると、H タイルの PCI Express* 向けマルチチャネル DMA FPGA IP でパケットが大幅にドロップされるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション

CentOS 8

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.1 以前の問題により、ペイロードサイズがディスクリプターあたり 64/128 バイトに設定されている場合、H タイル用 PCI Express* 向けマルチチャネル DMA FPGA IP の Avalon®-ST パケット生成 / チェックのデザイン例を実行すると、TLP パケットが大幅にドロップされることがあります。

解決方法

この問題を回避するには、-p オプションのように、テストの実行時にコマンドで DMA 転送のペイロード サイズを 128 バイトより大きく 設定します 。

./perfq_app -b 0000:98:00.0 -p 256 -d 1 -c 8 -a 8 -l 25 -z -n

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本記事の適用対象: 1 製品

インテル® Stratix® 10 FPGA & SoC FPGA

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