記事 ID: 000098803 コンテンツタイプ: エラッタ 最終改訂日: 2025/06/13

PCI Express* の GTS AXI ストリーミング・FPGA IP で、機能レベルのリセット要求が無視されるか、処理されないのはなぜですか。

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.1 の問題により、16 axi_st_clk クロックサイクル未満のインターバルの連続した機能レベル・リセット要求が、PCI Express* の GTS AXI ストリーミング・FPGA IP で正しく処理されない場合があります。

解決方法

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 24.2 で修正されています。

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