記事 ID: 000098764 コンテンツタイプ: エラーメッセージ 最終改訂日: 2024/05/20

Cadence* Xcelium* ツールを使用する際、低レイテンシー・イーサネット 10G MAC Stratix® 10 FPGA IP 10M/100M/1G/2.5G/10G イーサネットのデザイン例がシミュレーション中に失敗するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    低レイテンシー・イーサネット 10G MAC インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.3 以前の問題により、低レイテンシー・イーサネット 10G MAC FPGA Stratix®IP 向け 10M/100M/1G/2.5G/10G イーサネットのデザイン例は 、Cadence* Xcelium* ツールを使ったシミュレーションで失敗します。

解決方法

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 23.4 で修正されています。

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インテル® Stratix® 10 FPGA & SoC FPGA

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