記事 ID: 000098763 コンテンツタイプ: エラーメッセージ 最終改訂日: 2024/05/20

低レイテンシー・イーサネット 10G MAC Stratix® 10 FPGA IP 10GBASE-R イーサネットのデザイン例で、Cadence* Xcelium* ツールを使用したシミュレーションで失敗するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    低レイテンシー・イーサネット 10G MAC インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.3 以前の問題により、Cadence* Xcelium* ツールを使用してシミュレーションすると、低レイテンシー・イーサネット 10G MAC Stratix® 10 FPGA IP 向け 10GBASE-R イーサネットのデザイン例 が失敗します。

解決方法

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 23.4 で修正されています。

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インテル® Stratix® 10 FPGA & SoC FPGA

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