記事 ID: 000098741 コンテンツタイプ: トラブルシューティング 最終改訂日: 2025/06/12

F タイル Serial Lite IV ツールキットが、リンクの初期化中に内部シリアル・ループバックを有効にできないのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

F タイル Serial Lite IV ツールキットに問題があります。内部シリアル・ループバックの有効化は失敗し、リンクの初期化を実行する際に誤ったレジスター値を出力します。これは、システムリセットプロセス中にtx_pll_lockedとrx_cdr_lockedのステータスを確認するときに内部的にdemo_jtagに変更しましたが、完了時にphy_jtagに戻さなかったためです。

解決方法

この問題を回避するには、次の手順に従う必要があります。

  1. 「アサート・システム・リセット」をクリックします。
  2. 「システムリセットの解除」をクリックします
  3. GUI コンフィグレーション タブに移動して、JTAG を phy_jtag_m.master に設定します。
  4. 「リンクの初期化」をクリックします

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディション 24.3 で修正されました。

関連製品

本記事の適用対象: 1 製品

インテル® Agilex™ FPGA & SoC FPGA

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