詳細
現在の仕様により、DCFIFO IP は aclr 信号を使用してリセット中に予期しない制御信号を出力する場合があります。例えば、DCFIFO IP をリセットする直前に rdempty 信号がエンプティに対して high を示している場合、rdempty はリセット中に一瞬非同期で Low を出力した後、ハイに戻ることがあります。
ノート22と24が 1.7で言うように。FIFO IP の FIFO 同期クリアおよび非同期クリア効果 ユーザーガイド aclr 信号が書き込みクロックまたは読み出しクロックと同期していても、aclr 信号をアサートするとすべてのステータス フラグに非同期的に影響します。ステータスフラグは、empty、wrempty、rdempty、full、wrfull、rdfull、usedw、wrusedw、rdusedwを意味します。これらの信号は組み合わせロジックから出力されるため、IP をリセットすると信号にグリッチが発生する可能性があります。DCFIFO に接続されたユーザーロジックは、リセット操作中に予期しないステータスを受け取る場合があります。
解決方法
リセット中に DCFIFO が予期しないステータス信号を非同期に出力する場合を考慮して、DCFIFO IP に接続されたユーザーロジックを設計します。
例えば、ステータス信号にレジスタを追加したり、リセット動作中にレジスタをリセットしたりして、予期せぬステータスを受信しないようにすることができます。