詳細
Quartus FPGAプライム・プロ・エディション・バージョン 24.1 から、Nios II プロセッサー for FGPA 向け Nios®FPGA 向け V プロセッサーを知的財産 (IP) ソリューションに置き換えたため、インテル® Quartus®® Prime 開発ソフトウェア・プロ・エディションのバージョン 24.1 への IP アップグレード後に、プロジェクト内の QSF アサインメントが並べ替えられ、アップグレード後にタイミング違反が発生する場合があります。
影響を受ける IP のリスト:
- H タイル・ハード IP イーサネット・インテル FPGA IP (デザイン例)
- E タイル・ハード IP イーサネット・インテル FPGA IP (デザイン例)
- E タイル・ハード IP Agilex™ 7 のデザイン例
- F タイル・ダイナミック・リコンフィグレーション・スイート FPGA IP
- 低レイテンシー 100G イーサネット Stratix® 10 FPGA IP
- 25G イーサネット・Stratix® 10 FPGA IP
- 低レイテンシー E タイル 40G イーサネット FPGA IP
- 低レイテンシー 50G イーサネット FPGA IP デザイン例 (Stratix® 10 デバイス)
- Stratix® 10 10GBASE-KR PHY IP
- E タイル・ダイナミック・リコンフィグレーション・FPGA IP デザイン例
- Stratix® 10 10GBASE-KR PHY IP
- イーサネット・サブシステム FPGA IP
- Arria® 10 トランシーバー・ネイティブ PHY
- SDI II FPGA IP (デザイン例にのみ適用可能)
- HDMI FPGA IP (デザイン例にのみ適用されます)
- DisplayPort FPGA IP (デザイン例にのみ適用可能)
- デザインに含まれる F タイル
解決方法
Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 24.1 でこの問題を修正するパッチがあります。
以下の適切なリンクからパッチ0.14をダウンロードしてインストールします。
- Windows用パッチ 0.14 のダウンロード (quartus-24.1-0.14-windows.exe)
- Linux 向けパッチ 0.14 のダウンロード (quartus-24.1-0.14-linux.run)
- パッチ 0.14 (quartus-24.1-0.14-readme.txt) の Readme をダウンロード
この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 24.2 で修正されています。