記事 ID: 000098681 コンテンツタイプ: トラブルシューティング 最終改訂日: 2024/04/19

エンティティ "cpriphy_ftile_wrapper" は、未定義のエンティティ "ex_24G_simple_model" をインスタンス化します。これにより、生成された IP 情報が不完全になる可能性があります。

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

シミュレーションで簡素化された IP コアモデル (24G 非 FEC のみサポート) オプションでは、以下がサポートされます。

  1. システム PLL 周波数: 805.664062MHz
  2. CDR クロック出力を有効にする が選択されていません
  3. PMA リファレンス周波数: 184.32MHz
  4. デザインを選択: IP コアの単一インスタンス

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.4 以前の問題により、シミュレーションで簡略化された IP コアモデル (24G non-FEC のみサポート) オプションが選択されている場合のリスト以外のコンフィグレーションは、エラーなしで IP サンプルデザイン生成に合格しますが、Quartus® のコンパイルは失敗し、リストされた項目の不正なコンフィグレーションを示すエラーが表示されます。

解決方法

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 24.1 で修正されています。

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本記事の適用対象: 1 製品

インテル® Agilex™ FPGA & SoC FPGA

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