記事 ID: 000098675 コンテンツタイプ: エラッタ 最終改訂日: 2025/06/13

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.4.1 および 24.1 でコンパイルおよび生成されたビットストリームを使用する際に、GTS トランシーバーと HPS EMIF が有効になっている Agilex™ 5 FPGA デザインで、TXPLL または CDR がリファレンス・クロックへのロックを実現できないのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

GTS トランシーバーを使用して HPS EMIF および IP を有効にする Agilex™ 5 FPGA デザインでは、GTS トランシーバーの TX PLL または CDR は基準クロックにロックできません。これは、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 23.4.1 および 24.1 で、リファレンス・クロック・マルチプレクサが正しく設定されないことが原因です。HPS EMIF がイネーブルされていない GTS トランシーバーのみを使用する IP を使用するデザインでは、GTS トランシーバーの TX PLL または CDR がリファレンス・クロックへのロックを実現できます。

解決方法

Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 24.1 でこの問題を修正するパッチがあります。以下の適切なリンクからパッチ0.08をダウンロードしてインストールします。

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 24.3 で修正されています。

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