記事 ID: 000098667 コンテンツタイプ: トラブルシューティング 最終改訂日: 2025/05/16

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの IO バンク使用状況レポートで、Stratix® 10 FPGAデバイスを使用する場合、差動 SSTL / HSTL 入力のあるバンクに VREF が必要であると表示されるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.1 以前の問題により、Stratix® 10 FPGAデバイスを使用する場合、IO バンクの使用を見ると、差動 SSTL/HSTL 入力はあるがシングルエンド SSTL/HSTL 入力がないバンクには VREF が必要であることが示されます。

解決方法

差動 SSTL/HSTL 入力は外部 VREF を必要としないため、差動 SSTL/HSTL 入力があり、シングルエンド SSTL/HSTL 入力がないバンクでは、これを無視できます。

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 24.3 で修正されています。

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インテル® Stratix® 10 FPGA & SoC FPGA

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