記事 ID: 000098665 コンテンツタイプ: トラブルシューティング 最終改訂日: 2025/05/21

ALTLVDS_RX メガファンクションの負の入力ピン rx_in[*](n) に入力レジスターが登録されないのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
    ALTLVDS_RX
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime Standard Edition ソフトウェア・バージョン 23.1 以前の問題により、入力レジスターが ALTLVDS_RX メガファンクションの負の入力ピン rx_in[*](n) に登録されていないことがあります。

これは、合成属性"LVDS_RX_REGISTER=LOW" と "LVDS_RX_REGISTER=HIGH" が低電圧差動信号 (LVDS) レシーバー・インターフェイスのレジスターに割り当てられていないためです。

解決方法

この問題を回避するには、Quartus® 設定ファイル (.qsf) に以下の割り当てを追加します。

set_instance_assignment -name LVDS_RX_REGISTER LOW -to "altlvds_rx:ALTLVDS_RX_component|altlvdsrx_lvds_rx:auto_generated|altlvdsrx_lvds_ddio_in:ddio_in|ddio_l_reg"
set_instance_assignment -name LVDS_RX_REGISTER HIGH -to "altlvds_rx:ALTLVDS_RX_component|altlvdsrx_lvds_rx:auto_generated|altlvdsrx_lvds_ddio_in:ddio_in|ddio_h_reg"

この問題は、今後のインテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションで修正される予定です。

関連製品

本記事の適用対象: 11 製品

インテル® Cyclone® 10 LP FPGA
MAX® V CPLD
Arria® V GZ FPGA
Cyclone® V FPGA & SoC FPGA
Stratix® IV FPGA
インテル® Arria® 10 FPGA & SoC FPGA
MAX® II CPLD
Arria® II FPGA
Cyclone® IV FPGA
インテル® MAX® 10 FPGA
Stratix® V FPGA

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