Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.1 の問題により、デザイン・アシスタントのタイミング・クロージャー・サマリーでは、特定のリファレンス・クロック周波数と動作ビットレートの組み合わせについて、下記のように警告メッセージとともにインテル® Agilex™ 5 MIPI D-PHY FPGA IP に高いフラグを立てます。
警告 (332060): ノード: dut|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst~ncntr_reg はクロックと判断されましたが、関連するクロック割り当てなしで検出されました。
Info(13166): レジスタ dut|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst~mcntr_regは dut|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst~ncntr_reg
警告 (332060): ノード: dut|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst~c0cntr_reg はクロックと判断されましたが、関連するクロック割り当てなしで検出されました。
Info(13166): ノード dut|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst|out_clk_periph0 は dut|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst~c0cntr_reg
警告 (332060): ノード: dut|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst~c1cntr_reg はクロックと判断されましたが、関連するクロック割り当てなしで見つかりました。
Info(13166): ノード dut|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst|out_clk_periph1 は dut|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst~c1cntr_reg
警告 (332088): クロック "mipi_u0_PHY_CLK_0" のクロック ターゲット "dut|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst|out_clk_periph0" とそのクロック ソースの間にパスが存在しません。ソースクロックのレイテンシーがゼロと仮定した場合。
警告 (332088): クロック "mipi_u0_PHY_CLK_SYNC_0" のクロック ターゲット "dut|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst|out_clk_periph1" とそのクロック ソースの間にパスが存在しません。ソースクロックのレイテンシーがゼロと仮定した場合。
警告 (332088): クロック "mipi_u0_PLL_VCO_CLK_0" のクロック ターゲット "dut|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst|vco_clk_periph" とそのクロック ソースの間にパスが存在しません。ソースクロックのレイテンシーがゼロと仮定した場合。
警告 (332088): クロック "mipi_u0_PLL_VCO_CPA_CLK_0" のクロック ターゲット "dut|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst|vco_clk[0]" とそのクロック ソースの間にパスが存在しません。ソースクロックのレイテンシーがゼロと仮定した場合。
これらのデザイン・アシスタントのサマリー警告は、ローンチ・クロック・パスとラッチ・クロック・パスの両方にパス遅延が共通するため、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのタイミング分析全体には影響しません。
Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.1 には回避策はありません。
この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディション v24.3 で修正済みです。