記事 ID: 000098636 コンテンツタイプ: トラブルシューティング 最終改訂日: 2024/11/22

PCI Express* で R タイル・Avalon®・ストリーミング・FPGA IP を使用する際、インバウンド破損 TLP が発生するのはなぜですか。

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

PCI Express* の R Avalon®タイル・ストリーミング・FPGA IP ユーザーガイド ドキュメント・バージョン 23.4 以前の問題により、「図 27.[TLP Prefix, Header, and Data when PCIe Header Format (PCIe Header Format チェックボックス)] をクリックします。

解決方法

この問題を回避するには、uesr ロジックが受信方向で TLP ヘッダーをデコードするときに、次の形式を参照してください。

この問題は、PCI Express* の R タイル Avalon® ストリーミング・FPGA IP ユーザーガイドの今後のリリースで修正される予定です。

関連製品

本記事の適用対象: 1 製品

インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。このコンテンツはお客様の便宜と一般的な情報のみを目的として提供されており、情報の正確さと完全性を保証するものではありません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。