記事 ID: 000098513 コンテンツタイプ: トラブルシューティング 最終改訂日: 2024/06/19

PCI Express* で R タイル・マルチチャネル DMA FPGA IP を使用するとd2h_tx_st_ready信号が低くなるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.4 以前の問題により、PCI Express* d2h_tx_st_ready で R タイル・マルチチャネル DMA FPGA IP を使用している場合、信号スタック・ローの障害が発生することがあり、キューのリセットでは修正できません。

解決方法

この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアのバージョン 23.4 で修正されています。

関連製品

本記事の適用対象: 1 製品

インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ

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