詳細
Quartus® Prime 開発ソフトウェア・バージョン 23.4 以前の問題により、クロック入力数が 2 の場合、クロック制御FPGA IP のクロック・マルチプレクシングが正しく実行されません。
クロック入力数が 2 の場合、クロック制御FPGA IP には、2 つのクロックソース入力ポート (inclk0x および inclk1x) と、クロックソースを選択するための入力ポート (clkselect) があります。
23.4 以前のクロック制御FPGA IP のクロック多重化は、次のように動作します。
- clkselect=0 の場合、inclk1x が選択されます。
- clkselect=1 の場合、inclk0x が選択されます
ただし、次のように実行されます。
- clkselect=0 の場合、inclk0x が選択されます
- clkselect=1 の場合、inclk1x が選択されます。
この問題は、インテル® Agilex™™ 7 F シリーズ、I シリーズ、M シリーズに影響します。
解決方法
この問題を回避するには、クロック入力数を 2 ではなく 4 として使用し、2 つの入力クロック ソース ポートを使用し、他の入力クロック ポートは未使用のままにします。
クロック入力数を 4 にした場合、クロック制御FPGA IP は inclk0x、 inclk1x、 inclk2x、 inclk3x、 clkselect[1:0] ポートで期待どおりに動作します。
たとえば、次の接続を使用できます。
- inclk0x - クロックソースを接続する
- inclk1x - クロックソースを接続する
- inclk2x, inclk3x - 入力固定 "0" または "1"
- clkselect[0] - 信号を接続してクロックソースを選択します
- clkselect[1] - 入力固定 "0"
この問題は、Quartus® Prime ソフトウェアの将来のバージョンで修正される予定です。