記事 ID: 000098420 コンテンツタイプ: トラブルシューティング 最終改訂日: 2024/03/27

パラレル・インターフェイスFPGA IP 向け PHY Lite の複数インスタンスが実装されている場合、*usr_clk のクロック周波数が異なるのはなぜですか

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.3 以前の問題により、パラレル・インターフェイス Agilex™™ 7 FPGA IP 向け PHY Lite の複数インスタンスが実装されている場合、クロック周波数 *usr_clk が正しくないため、タイミング分析結果が正しくありません。

解決方法

この問題を回避するには、次の手順を実行します。

1. .../synth フォルダーの下の *pin_map.tcl を開きます。

2. 次のコマンドを変更します。

set pins(pll_ref_clock) $pll_ref_clock

宛先

set pins(pll_ref_clock) [get_pins -no_duplicates $pll_ref_clock]

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 23.4 で修正されています。

関連製品

本記事の適用対象: 1 製品

インテル® Agilex™ FPGA & SoC FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。このコンテンツはお客様の便宜と一般的な情報のみを目的として提供されており、情報の正確さと完全性を保証するものではありません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。