記事 ID: 000098408 コンテンツタイプ: トラブルシューティング 最終改訂日: 2024/07/30

F タイル・ダイナミック・リコンフィグレーション・スイート IP デザイン例をシミュレートすると、100GE-4 から 2x50GE-1 プロファイルへの AN / LT および DR に続いて、F タイル・イーサネット・マルチレート FPGA IP の o_p0_rx_hi_ber ポートFPGAアサートされるのはなぜですか。

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.4 以降の問題により、F タイル・ダイナミック・リコンフィグレーション・スイート FPGA IP デザイン例のシミュレーションにおいて、オートネゴシエーションおよびリンク・トレーニング (AN/LT) およびダイナミック・リコンフィグレーション (DR) に続いて、100GE-4 プロファイルから 2x50GE-1 プロファイルに続いて、F タイル・イーサネット・マルチレート FPGA IP の o_p0_rx_hi_ber ポートをアサートできます。

この問題は、ハードウェアのデザイン例には影響しません。

解決方法

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 24.2 で修正されています。

関連製品

本記事の適用対象: 1 製品

インテル® Agilex™ FPGA & SoC FPGA

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