記事 ID: 000098406 コンテンツタイプ: トラブルシューティング 最終改訂日: 2025/05/16

「Tx タイル・インターフェイス FIFO モード」パラメーターが「Register」に設定されているのに、リンクパートナーが F タイル PMA/FEC Direct PHY FPGA IP バリアントからの RX ビットエラーを報告するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.3 以降の問題により、 Tx タイル・インターフェイス Fifo Mode パラメーターが「Register」に設定されている場合、リンクパートナーが F タイル PMA/FEC ダイレクト PHY FPGA IP からビットエラーを受信したと報告することがあります。

解決方法

この問題を回避するには、IP の reconfig_pdp バスで次の読み取りと書き込みを実行します。

  1. IP の全チャネルのレジスタ ー 0x6000 を読み取ります。
  2. レジスタのビット [10:9] を 2'b10 に書き込みます。レジスターの他のすべてのビットを変更しない (読み取り/変更/書き込みを実行)

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 24.3 で修正されました。

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インテル® Agilex™ FPGA & SoC FPGA

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