詳細
Quartus® Prime Standard Edition ソフトウェア・バージョン 23.1 以前では、PLL FPGA IP で PLL 自動リセット機能が有効化されていても、Stratix® V/Arria® V/Cyclone® V デバイスを対象とするデザインのコンパイル・レポートの Analysis & Synthesis セクションでパラメーター pll_slf_rst が false に設定されていることがあります。
解決方法
Stratix® V/Arria® V/Cyclone® V デバイスの PLL FPGA IP 自動リセット機能は、フィッターステージで有効になります。RTL パラメーター pll_slf_rstに依存しません。コンパイルレポートの Analysis & Synthesis セクションにある pll_slf_rst は無視してかまいません。
Quartus® Prime スタンダード・エディション・ソフトウェア・バージョン 22.1 以前で PLL 自動リセットが有効になっているかどうかを確認するには、以下の手順に従ってください。
- インスタンス化された PLL インテル® FPGA IPを MegaWizard で開きます。
- [高度なパラメーター] タブに切り替えます。
- PLL 自動リセット・パラメーターの値を確認してください。
Quartus® Prime スタンダード・エディション・ソフトウェア・バージョン 23.1 で PLL 自動リセットが有効になっているかどうかを確認するには、以下の手順に従ってください。
- コンパイル レポートを開きます。
- フィッターセクションの PLL Usage Summary レポートを開きます。
- IOPLL セルフ RST の値を確認します。