詳細
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.4 以前の問題により、AN / LT が有効になっている Stratix® 10 デバイス向け低レイテンシー 100G イーサネット FPGA IP の生成された SDC ファイル内の、同じクロック出力ピンに 3 つのプロファイル・クロックが定義されているため、MTBF 失敗メッセージが表示されることがあります。
不要なパスを遮断する制約は set_false_path ありますが、 set_false_path では、意図しないレジスターが多すぎるとワイルドカードが使用されているため、STA シンクロナイザーの検出が混乱します。
解決方法
Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.4 以前のバージョンでこの問題を回避するには、AN / LT が有効になっている Stratix® 10 デバイス向け低レイテンシー 100G イーサネット FPGA IP の同じ出力ピン上で複数のクロックを使用するデザイン用に、生成された SDC ファイル内のset_false_pathを完全に削除します。
この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。