記事 ID: 000097812 コンテンツタイプ: トラブルシューティング 最終改訂日: 2025/09/26

外部 VCXO デザインなしで SDI II IP マルチレート・パラレル・ループバックを使用すると、Siemens* ModelSim* シミュレーションが予期せず停止するのはなぜですか。

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    SDI II インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.4 の問題により、外部 VCXO デザインなしで SDI II マルチレート・パラレル・ループバックをシミュレーションすると、ModelSim* テストベンチでエラーが発生します。

解決方法

この問題を回避するには、 gxb_tx_reconfig_xcvr_clk を tb_test_control_rx_coreclkに接続してテストベンチを更新してください。

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 24.1 で修正されています。

関連製品

本記事の適用対象: 1 製品

インテル® Agilex™ FPGA & SoC FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。このコンテンツはお客様の便宜と一般的な情報のみを目的として提供されており、情報の正確さと完全性を保証するものではありません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。