40GbE、50GbE、または 100GbE ポートを備えた Agilex™™ 7 F タイルバリアントのイーサネット・サブシステム FPGA IP デザイン例で、クライアント・インターフェイスのパラメーターを「MAC Avalon ST」に設定し、シミュレーションとハードウェアの両方で正しく機能しないのはなぜですか?

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.4 の問題により、40GbE、50GbE、または 100GbE ポートを備えた Agilex™™ 7 F タイル製品のイーサネット・サブシステム FPGA IP サンプルデザインと、MAC Avalon ST に設定されたクライアント・インターフェイス・パラメーターが、シミュレーションおよびハードウェアで正しく機能しません。

この問題を回避するには、次の手順を実行します。

1. ファイル <デザイン例プロジェクト・ディレクトリー>/hardware_test_design/common_f/hssi_ss_f_packet_client_top.sv を開きます
2. 行 37 を変更します。
   • 差出人：
     • パラメータ NUM_SEG = ( CLIENT_IF_TYPE == 1) ?'d1 : (DATA_WIDTH/64),
   • 宛先：
     • パラメータ NUM_SEG = (DATA_WIDTH/64)
3. ファイルを保存
4. シミュレーションまたはハードウェアでサンプルデザインを再実行する

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 24.1 で修正されています。