記事 ID: 000097676 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/12/15

外部メモリー・インターフェイス インテル® Stratix® 10 FPGA IP が IOPLL インテル® FPGA IPと同じ列にあり、IOPLL インテル® FPGA IP のリファレンス・クロックの準備ができていない場合、なぜキャリブレーションされないのですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    外部メモリー・インターフェイス・インテル® Stratix® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

IOPLL インテル® FPGA IPインテル® FPGA IP のリファレンス・クロックが安定しない場合、IOPLL は外部メモリー・インターフェイスのパワーアップ・キャリブレーションを 10 FPGA IP インテル® Stratix®ゲートします。

解決方法

この問題を回避するには、次の手順を実行します。

  1. IOPLL インテル® FPGA IPで コア・クロック・ネットワークのカスケードを通じてアップストリーム PLL に接続する (permit_cal入力信号を作成する) オプションを有効にします。
  2. permit_cal入力ポートを IOPLL インテル® FPGA IP インスタンスの 1'b1 に接続します。

10 FPGA IP インテル® Stratix®外部メモリー・インターフェイスのパワーアップ・キャリブレーションは、IOPLL インテル® FPGA IPリファレンス・クロックのステータスに関係なく実行されます。

関連製品

本記事の適用対象: 1 製品

インテル® Stratix® 10 FPGA & SoC FPGA

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