記事 ID: 000097615 コンテンツタイプ: トラブルシューティング 最終改訂日: 2024/04/18

システムの接続に関する警告: qsys_top.clock_in.out_clk/iopll_0.refclk: iopll_0.refclk には 125000000Hz が必要ですが、ソースの周波数は 50000000Hz です

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    IOPLL インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.4 の問題により、Agilex™™ 7 FPGA - Nios® V/m プロセッサー OCM から OCM のプラットフォーム・デザイナー・システムを表示すると、上記の警告が表示される場合があります。

これは、クロック・ブリッジ・FPGA IP が IOPLL FPGA IP に 50MHz のみを供給し、必要な 125MHz ではないためです。

解決方法

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.4 でこの問題を回避するには、IOPLL FPGA IP のリファレンス・クロック周波数を 50MHz に設定します。

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

関連製品

本記事の適用対象: 2 製品

インテル® Agilex™ 7 FPGA & SoC FPGA F シリーズ
インテル® Agilex™ F シリーズ FPGA 開発キット

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