Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.4 以前の問題により、インテル® Agilex™ 5 LVDS SERDES IP 内の *c2p_fa_div_clk_** クロックのスタティック・タイミング制約が正しく生成されない可能性があります。
この問題は、Agilex™ 5 LVDS SERDES IP が RX DPA-FIFO モードまたは RX ソフト CDR モードで 4 バイト以上で構成され、関連する TX チャネルを実装している場合に発生します。
この問題を回避するには。 lvds_intel_lvds_core10_ph2_191_*.sdc ファイルで、次のように置き換えます。
intel_lvds_create_generated_clock \
-source [intel_lvds_get_clock_source "$c 2p_fa_gen_clk"] \
-divide_by 2 \
-duty_cycle 50 -phase 0 \
-name "${lvds_instance_name}|c2p_fa_div_clk_${byte}" -target "${c2p_fa_gen_clk}"
で
"" master_clock設定
set all_clocks [get_clocks -nowarn -of_objects [get_registers $c 2p_fa_gen_clk]]
foreach_in_collection clk $all_clocks {
[get_clock_info -name $clk] clk_name設定
if {([string first $lvds_instance_name $clk_name] != -1) && ([string first "fclk0" $clk_name] != -1)} {
master_clock $clk_name の設定
壊す
}
}
intel_lvds_create_generated_clock \
-source [intel_lvds_get_clock_source "$c 2p_fa_gen_clk"] \
-divide_by 2 \
-duty_cycle 50 -phase 0 \
-name "${lvds_instance_name}|c2p_fa_div_clk_${バイト}" -target "${c2p_fa_gen_clk}" \
-master_clock $master_clock
この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディション 23.4.1 で修正済みです。