記事 ID: 000097439 コンテンツタイプ: トラブルシューティング 最終改訂日: 2024/06/18

Compute Express Link* (CXL*) Type1 のデザイン例の R タイル FPGA IP が、SRNS リファレンス・クロック・モードでタイミング違反を報告するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション

OS Independent family

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.3 の問題により、SRNS として基準クロック・モードを選択すると、タイミング違反が発生する場合があります。

解決方法

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

関連製品

本記事の適用対象: 1 製品

インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ

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