記事 ID: 000097436 コンテンツタイプ: トラブルシューティング 最終改訂日: 2025/10/06

Compute Express Link* (CXL*) Type2 のデザイン例向け R タイル FPGA IP で、PLD clk 周波数を 475Mhz に選択すると、タイミング違反が報告されるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション

OS Independent family

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.3 の問題により、PLD clk 周波数を 475MHz とした場合、Compute Express Link (CXL*) Type2 デザイン例の R タイル FPGA IP でタイミング違反が報告されることがあります。

解決方法

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定はありません。

関連製品

本記事の適用対象: 1 製品

インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ

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