記事 ID: 000097219 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2023/11/15

DMA_afuシミュレーション例 pCLK を 250MHz ではなく 400MHz に設定

環境

    インテル® FPGA PAC D5005 用インテル® アクセラレーション・スタック
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

既定のシミュレーションでは pCLK は 400MHz で動作しますが、FPGA インターフェイス・マネージャー・データシートでは pCLK は 250MHz に設定されています。

解決方法

ASE は関数モデルであるため、pClk 頻度を変更しても、パフォーマンスの見積もりは正確になりません。それでも開発者がクロックの値を編集したい場合は、ASE の rtl/platform.vh のクロックセクションで変更を加える必要があります。

関連製品

本記事の適用対象: 2 製品

インテル® プログラマブル・デバイス
インテル® FPGA PAC D5005

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