インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.3 で、ダイナミック・™リコンフィグレーション対応パラレル・インターフェイス FPGA IP の PHY Lite がキャリブレーションに失敗するのはなぜですか?

インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 23.3 の問題により、Agilex™™ 7 M シリーズFPGAで 600MHz 以下のインターフェイス周波数でダイナミック・リコンフィグレーションを使用してパラレル・インターフェイス向け PHY Lite を インテル® FPGA IP で実行すると、キャリブレーション結果が失敗します。

この問題を回避するには、Agilex™ 7 M シリーズ FPGAで 600MHz 以下のインターフェイス周波数で実行されているパラレル インターフェイスFPGA IP の PHY Lite の場合、read_enable_offset パラメーターをデフォルト値から 2 増やす必要があります。

パラレル・インターフェイス向け PHY Lite Agilex™™ M シリーズ向け 7 FPGA IP の章、セクション 2.2.1.3 入力パス、表 10 RcvEn 粗遅延に基づく read_enable_offset で許容される値を参照してください。

トップレベルの RTL では、read_enable_offset パラメータの名前は GROUP_X_RCVEN_TO_READ_VALID_OFFSET です。 IP はデフォルトで read_enable_offset パラメーターを 3 または 4 に設定します。 この値は、既定値から 2 増やす必要があります。